為了達到ASIC設(shè)計對時鐘的要求,許多工程師都在他們的設(shè)計中加入了鎖相環(huán)(PLL)。PLL有很多理想的特性，例如可以倍頻、糾正時鐘信號的占空比以及消除時鐘在分布中產(chǎn)生的延遲等。這些特性使設(shè)計者們可以將價格便宜的低頻晶振置于芯片外作為時鐘源，然后通過在芯片中對該低頻時鐘源產(chǎn)生的信號進行倍頻來得到任意更高頻率的內(nèi)部時鐘信號。同時，通過加入PLL，設(shè)計者還可以將建立-保持時間窗與芯片時鐘源的邊沿對齊，并以此來控制建立-保持時間窗和輸入時鐘源與輸出信號之間的延遲。

    PLL的結(jié)構(gòu)和功能看起來十分簡單，但實際上卻非常復(fù)雜，因而即使是最好的電路設(shè)計者也很難十分順利地完成PLL的設(shè)計(圖1)?，F(xiàn)代ASIC的電源電壓與其核心薄氧化器件的閥值電壓相比余量有限，因而要在ASIC設(shè)計中加入PLL變得越來越困難。通常，包含PLL的ASIC器件不但要滿足操作頻率指標，還要保持電源電壓的靈活性。但減小電源電壓會使PLL的噪聲性能下降。

    對ASIC設(shè)計者而言，他們應(yīng)該認識到PLL設(shè)計中潛在的那些會影響性能的因素，并且清楚怎樣描述PLL的性能以及哪些因素會影響芯片的時間性能。有了這些認識之后，他們才能更正確地決定使用哪種PLL以及如何以最佳的方式將其集成到芯片設(shè)計中去。

PLL的結(jié)構(gòu)和工作原理
    要想正確地評價一個PLL的性能，首先必須了解其結(jié)構(gòu)和工作原理。PLL的主要結(jié)構(gòu)十分簡單。它由一個鑒相器、一個充電泵、一個環(huán)路濾波器和一個壓控振蕩器(VCO)構(gòu)成。PLL電路在啟動時處于“失鎖”狀態(tài)，這時，VCO分頻后的輸出頻率與參考信號的頻率無關(guān)。

    在PLL環(huán)路處于失鎖狀態(tài)時，參考時鐘的上升沿與VCO輸出時鐘的上升沿之間存在一個相位差，這個相位差經(jīng)過積分之后，反饋回來控制VCO的輸出頻率，使之向參考時鐘的頻率靠近，直到鎖定。一旦PLL進入“鎖定”狀態(tài)，鑒相器檢測出來的相位誤差就接近0，因為此時VCO的頻率和相位都與參考時鐘的頻率和相位對齊。鑒相器只對分頻后的VCO輸出信號與參考時鐘進行比較，因而PLL的實際輸出頻率比參考頻率高N倍。因此，PLL還可以實現(xiàn)倍頻功能。

    另外，在ASIC設(shè)計中，如果反饋路徑上也存在時鐘分布的話，PLL會將這個分布時鐘信號也與參考信號對齊，這樣就能夠有效減小由時鐘分布引起的延遲。

    PLL的組成模塊中可以包含不同數(shù)量的模擬電路和數(shù)字電路，甚至可以是全數(shù)字電路。但不論一個PLL是由模擬電路或是數(shù)字電路組成，它所實現(xiàn)的功能都是模擬的，即產(chǎn)生一個與參考時鐘頻率相同的時鐘信號并使其相位與參考時鐘對齊。但就象其他的模擬模塊一樣，PLL中的模塊也很容易受噪聲等模擬因素的影響。而且如今的ASIC又常常工作于一個十分苛刻的混合信號環(huán)境中，噪聲在這種環(huán)境下幾乎無法避免。因此，如果一個PLL不能很好地對噪聲作出反應(yīng)，那么它的輸出時鐘相位就可能與其理想值不符，產(chǎn)生一個時變的偏移。 [nextpage]

    這種輸出時鐘相位發(fā)生的時變的偏移通常被稱做抖動。抖動會破壞建立時間，從而嚴重影響內(nèi)部定時通道的工作。而且抖動還會影響片外接口，破壞其建立和保持時間，從而導(dǎo)致數(shù)據(jù)傳輸發(fā)生錯誤。

    PLL的許多性能因素都會影響其設(shè)計(例如環(huán)路不穩(wěn)定、可跟蹤的頻率范圍不夠、鎖定問題以及靜態(tài)相差等)，其中最重要的和最難妥善處理的一項就是輸出抖動。

    在ASIC設(shè)計中，片內(nèi)和片外的噪聲源會產(chǎn)生電源噪聲和基板噪聲，這兩種噪聲與數(shù)據(jù)無關(guān)，而且二者都可能含有很寬范圍的頻率成分，包括低頻成分。一般情況下，基板噪聲中所含的低頻成分沒有電源噪聲那么多，因為基板和電源電壓之間不會產(chǎn)生很大的直流壓降。但在最壞的條件下，PLL中的電源噪聲和基板噪聲電平分別可以達到電源額定電壓的10%和5%。

    基板噪聲的確切值取決于芯片加工中所使用的基板的特性。為了降低死鎖的風(fēng)險，許多芯片在加工過程中都采用了將輕摻雜晶體用于與之同類的重摻雜基板上的工藝。但這種基板會在片上遠距離傳送基板噪聲，因而就很難通過保護環(huán)和附加的基板抽頭來消除噪聲。

    電源噪聲和基板噪聲都會引起VCO的輸出信號發(fā)生頻率變化，并使其相位也發(fā)生變化。這種相位變化會一個周期接一個周期地累積，直到噪聲脈沖變?nèi)趸騊LL將這種噪聲引起的頻率誤差糾正過來。PLL糾正這種頻率誤差的速度受環(huán)路帶寬限制。由于PLL中參考信號和輸出信號之間的相位誤差也會一個周期接一個周期地累積，所以低頻的方波噪聲信號會引起最嚴重的輸出抖動。若PLL為欠阻尼，那么頻率處于環(huán)路帶寬附近的噪聲所帶來的抖動就會更嚴重。另外，如果輸入?yún)⒖夹盘柊l(fā)生抖動，而這個抖動的頻率也位于環(huán)路帶寬附近，那么 PLL會將這個抖動放大。當(dāng)該PLL為欠阻尼時，這種情況尤為明顯。

輸出抖動的類型
    測量輸出抖動的方法有很多種，有的以絕對時間作參考，有的以另一個信號為參考，還有一種則是以輸出時鐘本身為參考。通過第一種方法測量出的抖動通常叫做絕對抖動或長期抖動，通過第二種方法測量出的抖動叫做跟蹤抖動(當(dāng)此處所指的另一個信號為參考信號時，這種抖動叫做輸入到輸出的抖動)。如果參考信號的周期性很好，沒有抖動的話，那么輸出信號的絕對抖動與跟蹤抖動相等。抖動的第三種測量方法以輸出時鐘自己作為參考信號，通過這種方法測出的抖動叫循環(huán)抖動或周期抖動。周期抖動測量的是單個時鐘周期內(nèi)，或在幾個時鐘周期的時間寬度內(nèi)，輸出時鐘的相位發(fā)生的時變偏移，后一種抖動叫做N周期抖動。

    輸出抖動可以用有效值或峰峰值表示。有效值抖動只能夠描述一種應(yīng)用，例如在少數(shù)時鐘邊緣上出現(xiàn)的時移大大超出了有效值定義的時候。峰峰值抖動則只用來描述不允許時移超過某絕對值的應(yīng)用，例如在同步數(shù)字系統(tǒng)中，只有采用峰峰值抖動來描述輸出抖動。因為對工作于這類系統(tǒng)中的芯片而言，如果在建立或保持時間內(nèi)無法實現(xiàn)鎖定，那么后面的一切功能都無法實現(xiàn)，這種后果將是災(zāi)難性的。

    通過不同測量方式得到的抖動，其重要性也因PLL應(yīng)用環(huán)境的不同而有所變化。一般來說，周期抖動對于所有PLL應(yīng)用都很重要；跟蹤抖動則在接口應(yīng)用中比較重要(這時PLL的輸出時鐘用于驅(qū)動數(shù)據(jù)到另一個時鐘域或從另一個時鐘域中將數(shù)據(jù)采樣出來)；而長期抖動有時在涉及時鐘倍頻的應(yīng)用中比較重要。 [nextpage]

    周期抖動中只測量單時鐘周期內(nèi)相位時變的偏移，而PLL中的相位誤差會在多個時鐘周期內(nèi)累積。因此，由電源噪聲和基板噪聲引起的PLL跟蹤抖動在累積后就有可能比周期抖動大好幾倍。但是片上的時鐘分布網(wǎng)絡(luò)抗電源噪聲和基板噪聲的能力通常很弱，這又會引起附加抖動，從而導(dǎo)致周期抖動變大。如果PLL設(shè)計能夠較好地利用這一特性，那么能觀測到的跟蹤抖動可能還不到周期抖動的3倍。

    倍頻PLL中，如果在每個參考信號周期的開始處，前一到兩個輸出周期時間內(nèi)出現(xiàn)周期性的干擾，也會使周期抖動增大。這種干擾是由鑒相器的系統(tǒng)殘留誤差引起的。

    要想正確地測量抖動是一件比較具有挑戰(zhàn)性的工作。如果PLL的目標工作環(huán)境是一個有噪聲的混合信號環(huán)境，那么就必須在一個與之相當(dāng)?shù)脑肼暛h(huán)境下來測量抖動。在干凈的低噪環(huán)境下，測量會得到一個優(yōu)化的但容易對人們產(chǎn)生誤導(dǎo)的抖動值。如果在PLL的模擬電源上加上人為噪聲，并注意捕獲結(jié)果最差時噪聲的頻率成分，那么我們會發(fā)現(xiàn)：對長期抖動和跟蹤抖動而言，會造成最差噪聲環(huán)境的信號是一種方波信號，其頻率等于或低于環(huán)路帶寬，大約只有PLL最小工作頻率的二十分之一；對周期抖動而言，會造成最差噪聲環(huán)境的信號也是一種方波，但這種方波的特點是其邊緣變化時間小于PLL輸出時鐘的一個周期，并且其頻率低于參考信號頻率(但可以高于環(huán)路帶寬)。

    在進行任何抖動測量之前，首先應(yīng)該測量電源噪聲。只有表面貼裝元件才能用于電源噪聲耦合網(wǎng)絡(luò)。盡管PLL會在電源上產(chǎn)生一個附加的高頻噪聲，但該噪聲與PLL輸出有關(guān)，因此在測量電源噪聲時應(yīng)將其忽略。

    圖2給出一個例子，例中在外加噪聲的條件下，通過電路板的建立和可選芯片的建立描述了PLL的特性。將一個外部脈沖發(fā)生器和一個低頻方波噪聲結(jié)合起來，送入AVDD(PLL的模擬正電源)進行電源噪聲測試，或送入AVDD和AVSS(PLL的模擬負電源)進行基板噪聲測試。VSS決定了芯片的基板電位，因此將噪聲同等地送入AVDD和AVSS等效于將噪聲直接加在基板上。只要電源允許，那么對于任何電路板都可以通過重復(fù)以上操作得到其電源噪聲特性，包括生產(chǎn)板在內(nèi)。

    周期抖動可以這樣測量：將PLL的輸出接入一個示波器，觀察某時鐘邊緣與一周期后下一個相應(yīng)時鐘邊緣之間的時移。跟蹤抖動和長期抖動則可以這樣測量：將PLL的參考輸入也接入示波器，觀察PLL輸出信號的第一個邊緣相對參考輸入的時移。如果參考輸入和PLL輸出信號都通過相似的路徑達到芯片外的示波器，就可以看到：與PLL無關(guān)的、時鐘輸出路徑的周期抖動是可以消除的。周期抖動和跟蹤抖動及長期抖動的測量都應(yīng)該在參考時鐘基本不含噪聲的前提下進行。