據(jù)相關(guān)媒體報道，本周，西部數(shù)據(jù)（Western Digital）針對其去年推出的RISC-V處理器計劃發(fā)布了三項(xiàng)重要公告，包括基于RISC-V指令集的自研通用架構(gòu)SweRV和開源的SweRV指令集模擬器（ISS），以及基于以太網(wǎng)OmniXtend的緩存一致性技術(shù)。
據(jù)了解，西部數(shù)據(jù)的SweRV架構(gòu)是一個32bit順序執(zhí)行架構(gòu)，具有雙向超標(biāo)量設(shè)計和9級流水線，采用28nm工藝技術(shù)實(shí)現(xiàn)，運(yùn)行頻率高達(dá)1.8GHz，可提供4.9 CoreMark/MHz的模擬性能，略高于Arm的Cortex A15架構(gòu)。西部數(shù)據(jù)將從2019年第一季度開始將其作為開源產(chǎn)品提供給第三方，希望通過第三方的使用，推動硬件和軟件開發(fā)人員最終采用RISC-V指令集。
同時西部數(shù)據(jù)還推出了開源的SweRV指令集模擬器（ISS）。該程序使軟件設(shè)計人員能夠在SweRV內(nèi)核上模擬其代碼的執(zhí)行，簡化程序的開發(fā)，這對于推動RISC-V的采用非常重要。
西部數(shù)據(jù)預(yù)計硬件和軟件將用于大數(shù)據(jù)和快速數(shù)據(jù)應(yīng)用的各種解決方案，包括閃存控制器和SSD。且從明年Q1開始，西部數(shù)據(jù)將把SweRV架構(gòu)作為開源產(chǎn)品提供給第三方，希望推動硬件和軟件開發(fā)人員最終采用RISC-V指令集。
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