聯(lián)電(UMC)和新思科技(Synopsys)宣布，將Synopsys的 Custom Compiler和Laker客制化設(shè)計工具應(yīng)用于聯(lián)電14納米FinFET制程。此項合作為建造和驗證用于聯(lián)電14納米的業(yè)界標(biāo)準(zhǔn)iPDK，全面支援Custom Compiler提供視覺輔助方案于布局流程。
 
　　此突破性的功能，可縮短客戶于布局和連接FinFET元件所需的時程。 Custom Compiler解決方案整合了Synopsys的電路模擬、物理驗證和數(shù)位實作工具，為聯(lián)電14納米制程的客戶提供完整的客制化設(shè)計解決方案。
 
　　聯(lián)電硅智財研發(fā)暨設(shè)計支援處長林子惠表示：「聯(lián)電與Synopsys長期合作為客戶打造許多iPDK。此次推出的14納米iPDK，讓客戶的布局設(shè)計人員及我們的內(nèi)部團隊，在使用Synopsys的客制化設(shè)計工具后，提升了電路布局于FinFET的生產(chǎn)力。本公司很高興能夠提供此資源，幫助客戶在14納米技術(shù)量產(chǎn)上，簡化他們的設(shè)計過程?！?br />  
　　Synopsys產(chǎn)品銷售副總Bijan Kiani表示：「FinFET制程技術(shù)目前在客戶的受歡迎度日益提高，而FinFET的電路布局則可能是一項挑戰(zhàn)。我們與聯(lián)電合作，為14納米制程啟用Custom Compiler，客戶可使用Custom Compiler的視覺輔助方案來提升FinFET布局的生產(chǎn)力?！?br />  
　　針對Synopsys Laker和Custom Compiler制化設(shè)計工具于14納米及其他制程的iPDK，可依聯(lián)電的要求提供。
 
　　Custom Compiler與新思科技的電路模擬、實體驗證(physical verification)及數(shù)位實作(digital implementation)等工具整合，可提供全面性的客制化設(shè)計解決方案。Custom Compiler讓FinFET設(shè)計的完成時間從數(shù)天縮短至數(shù)小時。其自動化視覺輔助設(shè)計流程，利用布局設(shè)計人員所熟悉的圖像使用模型，以減少編寫復(fù)雜程式碼及限制條件。
 
　　藉由Custom Compiler，無須額外設(shè)定便能自動執(zhí)行例行性及重復(fù)性的任務(wù)。Custom Compiler的自動化視覺輔助提供四種輔助工具，包括：布局(Layout)輔助、設(shè)計中(In-Design)輔助、范本(Template)輔助以及協(xié)同設(shè)計(Co-Design)輔助。布局輔助可利用使用者導(dǎo)引(user-guided)的布局繞線自動化，加速完成布局規(guī)劃；設(shè)計中輔助透過在signoff驗證之前即擷取物理(physical)及電性(electrical)誤差，以減少設(shè)計重復(fù)；范本輔助能協(xié)助設(shè)計人員重復(fù)使用既有的客制化布局技術(shù)，讓先前的布局決策更容易運用在新的設(shè)計中；協(xié)同設(shè)計輔助則結(jié)合IC Compiler與Custom Compiler，提供客制化及數(shù)位實作整合解決方案。